在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。
由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在PCB上的传输延迟的差异。
高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。具体允许的偏差可以通过计算时延来得到。
其实一般来说，时序逻辑信号要满足建立时间和保持时间并有一定的余量。只要满足这个条件，信号是可以不严格等长的。
然而，实际情况是，对于高速信号来说（例如DDR2、DDR3、FSB），在设计的时候是无法知道时序是否满足建立时间和保持时间要求（影响因素太多，包括芯片内部走线和容性负载造成的延时差别都要考虑，很难通过计算估算出实际值），必须在芯片内部设置可控延时器件（通过寄存器控制延时），然后扫描寄存器的值来尝试各种延时，并通过观察信号（直接看波形，测量建立保持时间）来确定延时的值使其满足建立时间和保持时间要求。不过同一类信号一般只对其中一根或几根信号线来做这种观察，为了使所有信号都满足时序要求，只好规定同一类信号走线全部严格等长。
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